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# Intelligent Systems Lab

## Sitemaps

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## KBoard

- [[공지] 실습강의 라이센스 및 Simulation Model 파일 경로 안내](https://www.isl-yonsei.ac/?kboard_content_redirect=110) - 안녕하세요, 디지털 전자회로 강의 조교 김동욱입니다. 먼저, 지난 강의 시간에 한 계정으로 여러 라이센스를 사용할 경우 사용자간 충돌로 Virtuoso가 실행되지 않는 문제가 발생하여 아래와 같이 10개의 계정을 준비했습니다. ID: isl_25autumn_team0, isl_25autumn_team1, ..., isl_25autumn_team9 PW: team0, team1, ..., team9 실행이 되지 않을 경우 다른 계정으로 로그인하면 실행 될 것입니다. 내일 수업시간 이전까지는 자유롭게 사용하시고, 수업 시간에
- [[Assignment4] Pnyq-z2 보드 고장 문의드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=105) - 안녕하십니까. 저는 지능형 시스템 설계 및 응용 수강 중인 2021142038 엄선명이라고 합니다.assignment4 과제를 수행하면서 pynq-z2 보드를 동작시키려고 보니self.csr, self.imem 등 내부 장치를 파이썬에서 참조만 하면 연결이 끊어지는 현상을 발견했습니다.원인을 찾기 위해 assignment3 코드도 수행해보았는데 동일한 문제가 발생했습니다. 다른 보드를 다른 팀에게 빌려 코드를 수행해 보니 문제 없이 돌아가는 것을 확인해서 보드 불량을 의심하고 있습니다. 그래서 혹시
- [[Assignment 4] Announcement for addintional trials (Quantization)](https://www.isl-yonsei.ac/?kboard_content_redirect=103) - 추가 실험으로 양자화를 진행할 경우, 정확도 분석을 위해 정답 레이블(label.npy) 파일을 추가로 제공합니다.네트워크 양자화 시 bit precision 감소에 따른 정확도 하락에 대한 분석은 필수적인 과정입니다. 다만, 모든 bit precision 수준에 대해 개별적으로 하드웨어를 설계하는 것은 현실적으로 불가능하므로, 먼저 Python 기반의 SW 분석을 통해 최적의 bit precision을 도출한 후, 해당 precision에 맞는 하드웨어 설계를 진행해야 합니다.SW
- [[Assignment4] 2차원 배열 레지스터 관련 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=102) - 안녕하세요. 지능형 및 시스템 및 응용 4조의 최영훈입니다.assignment3에서 코드를 구현하는 과정에서 input 을 받아와서 줄 단위로 저장하는 과정에서 2차원 배열의 레지스터에 저장해서 1줄을 저장했습니다. 하지만 block design을 구성하고 합성할 때 메모리로 인식해서 합성 오류가 발생하였습니다.그래서 6주차의 line_buffer 구조를 사용해서 line_buffer의 bram에 데이터를 저장해서 3*3 데이터를 다시 출력하는 과정을 거쳤습니다.assignment4에서는 input image의 데이터도 line_buffer로 저장하고 필터의 데이터도
- [[Assignment 4] int8 변환 과정 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=101) - 안녕하세요 조교님.1. 조교님께서 답변주셨던 대로 PS에서 result를 받아오고, int8로 변환하는 과정을 다음과 같이 했습니다.(AXI BRAM controller가 32bit이기 때문입니다. 저희가 설계한 IP의 output은 8bit signed입니다)이 정도의 처리는 PS에서 해도 되는 것이 맞을까요?2. 다음 주 보드 검사 시간에는 어떤 것을 검사받나요? 지난 번과 같이 compare results 함수를 만들어서 검사받으면 될까요?감사합니다!
- [[Assignment4]  input image data 양식 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=99) - A.안녕하세요 2021142222 주형우입니다.이번 프로젝트에서 제공해주신 numpy 파일을 어떻게 처리해야 되는지 모르겠어서 질문 드립니다.위 사진은 input data를 나타낸 것입니다. 0~255의 값을1. 9bit signed 0~255 ex)255 -> 2552. 8bit signed 0~127 ex) 255-> 127, 0 -> 03. 8bit signed -128~127 ex)255-> 127, 0 -> -128중 어떻게 해석하는 것이 올바른지 알려주시면 감사하겠습니다.B.이번 프로젝트에서 ps의 data rearrange를 금지하지만, 데이터를 나누어
- [[Assignment 4] numpy 파일 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=97) - 안녕하세요 조교님, numpy 파일 관련해서 질문드립니다.1. (x,y,z)를 filter나 이미지의 가로 세로 채널이라고 하면, (0,0,0),(1,0,0),(2,0,0),(0,1,0) ... (2,2,0), (0,0,1) ... (2,2,1),(0,0,2) ... (2,2,8) 이런 식으로 저장되어 있는 것이 맞을까요?2. BRAM AXI BRAM controller에 npy 파일을 넣을 때는 flatten을 써야 할 것 같은데, 괜찮을까요?3. AXI BRAM controller가 data width가 32bit로 고정입니다. 지금까지 했던 방식처럼 output과 constant0를 concat해서 AXI BRAM
- [[Assignment4] Model 구조 변경 문의드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=96) - 안녕하세요 Team 1 팀원 유이원입니다.이번 Assignment4에 Quantization을 위해 XNOR-NET 적용을 도입하려 합니다.모델 구조의 변경이 불가능한것으로 아는데 XNOR-NET의 경우 Batch Normalization과 Binary Activation이 추가적으로 필요합니다.1. Conv와 FCN layer의 shape는 그대로 두되, 추가적인 Batch Normalization layer을 추가하여도 가능한가요?2. 불가능 하다면, BatchNorm을 weight 학습시 반영하여 Conv1-Conv2-FCN 으로 하되, Activation Function을 ReLU에서 BinaryActivation으로 변경해도 되나요?감사합니다.
- [[Assignment 4] 초기 PS 동작 관련 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=95) - 조교님, 안녕하십니까. 바쁘신 와중에 읽어주셔서 감사합니다.전기전자공학부 최규민입니다.이번 Assignment 4에서, 'PS 영역에서의 Data Rearrangement가 금지된다'고 적혀있습니다.그렇다면, 초기 Featuremap과 Weight를 전달하는 과정에서, '여러 BRAM에 나눠 담는' 행동도 금지되는지 여쭤봅니다.(예: npy 파일에서 추출한 weight를 채널마다 각기 다른 BRAM에 저장하는 등)만약 금지된다면, Featuremap -> BRAM 1개Layer1 weight -> BRAM1개Layer2 weight -> BRAM1개FC1 weight -> BRAM1개위와 같이 담아야 하는건가요?
- [Assignment4 Announcement](https://www.isl-yonsei.ac/?kboard_content_redirect=94) - 안녕하세요. Assignment4의 skeleton code 자료 중 일부 오류가 확인되어 안내드립니다.데이터를 추출하는 데 사용된 라이브러리의 연산 방식이 안내드린 방식과 일부 차이가 있어,output.npy 파일의 값 중 일부가 정답과 1만큼 차이나는 문제가 있었습니다.해당 문제를 수정한 skeleton code 파일을 새로 업로드하였으니, 다시 다운로드하신 후 설계를 진행해 주시기 바랍니다.혼란을 드려 죄송합니다.-----------------------------------------------------------------------------------------------------------------Hello,We would like to inform you that an error has
- [[Assignment3] bitstream 파일에서 오류 발생](https://www.isl-yonsei.ac/?kboard_content_redirect=93) - 안녕하세요 조교님.늦었지만 과제 3 관련해 질문이 있어 글 올리게 되었습니다.보고서와 코드는 현재는 팀원의 코드로 제출하였지만, 다음 과제에 사용하기 위해 범용적인 사용을 위해, 상수값을 하드코딩 하지 않고 parameter로 사용하는 코드를 작성 중이었습니다. 그런데, testbench 동작을 확인했을 때는 타이밍과 그 값이 잘 작동하지만, bitstream 생성 후, 보드에 연결해 jupyter notebook으로 작동시켰을 문제가 발생했습니다.1. SRAM2에 저장된 값이 전부 0입니다.2.
- [[Assignment 3] 팀원과 다른 코드 제출 방법](https://www.isl-yonsei.ac/?kboard_content_redirect=92) - 안녕하세요, 전기전자공학과 이태길이라고 합니다. assignment 3에 대한 코드를 작성하고 해당 코드가 첨부된 보고서를 기한 내에 제출하였으며, 강의 시간 내에 확인 까지 마쳤습니다.그런데 저와 팀원의 코드 모두 implementation 성공하였으나, 제가 코드를 implementation 검사 맡은 후에 제출하는 것으로 착각하여 전날에 리포트만 제출하였습니다. (팀원은 implementation에 성공한 자신의 코드를 제출하였습니다.)저와 팀원이 implementation에 성공한 코드가 달라 리포트에 작성된 내용이 다릅니다. 그러므로 저는
- [[Assignment 3] 보고서 제출 및 보드검사 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=91) - 안녕하세요 조교님, 보드 검사 및 보고서 제출 파일 관련 질문 드립니다. 1. 보고서는 5월 18일 저녁 11시까지고, 보드 검사는 보고서 제출 이후인 5월 19일 수업에서 하는 것이 맞나요?2. 보고서와 같이 제출해야 할 파일에 관련하여 궁금한 것이 있어 질문드립니다. 이미지와 같이 assignment_3 파일 안에서만 과제를 진행했는데, 이대로 압축해서 보고서와 같이 .zip파일로 제출하면 될까요? 팀원들과 똑같이 파일을 공유했었는데 파일
- [[Assignment3] Assignment3 관련 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=90) - 안녕하세요, Assignment3에서 ILA 사용 관련하여 문의드립니다.프로그램 디버깅을 하기 위해 지난 9주차 practice에 안내되었던 것과 동일한 방법으로 ILA 설정을 진행하였습니다.block design 과정에서 "ILA(Integrated Logic Analyzer)" IP를 추가한 후, 신호 연결 및 data/trigger 관련 설정을 진행하였습니다.이후 Vivado 프로그램에서 ILA Waveform 창을 열어 'start' 신호를 trigger로 설정한 후, Jupyter Notebook에서 프로그램을 실행하기 위해 "hw.start(input_data)"코드를 실행하였습니다.코드를 실행한 결과 trigger로
- [[assign3] question](https://www.isl-yonsei.ac/?kboard_content_redirect=88) - 안녕하세요 조교님,Line buffer 구현할 때 FIFO_DEPTH는 어떤 기준으로 설정하나요?week6 practice에서는 8개로 하라고 주어졌었는데, 왜 8개로 했던 것인지와 64 또는 128로 설정하면 메모리를 너무 많이 차지해서 권장하지 않는지 궁금합니다.감사합니다.
- [[Assignment 3] 이전 질문과 연관하여 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=86) - 안녕하세요 조교님, 이전 질문에 width만큼의 배열 선언 가능여부에 대해 질문드렸습니다. 3개의 reg [7:0] buffer [101:0]를 사용해서 convolution 결과를 한 줄을 한 번에 병렬로 계산하려고 한 의도였습니다. 이렇게 해야 빨라지지 않을까 해서 시도하려고 했습니다.이번 과제는 이미지 필터링이지만 가속 여부에 대해서 궁금한 점이 생겨 질문드립니다.1) 병렬로 굳이 안해도, 베릴로그로 기능만 구현하면 웬만하면 가속이 되는 것인지 궁금합니다. 예를 들어, convolution
- [[Assignment3] Register 관련 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=85) - 안녕하세요 조교님,Assignment3 진행하는 과정에서 궁금한 것이 생겨 질문드립니다.BRAM1에서 image pixel 값을 불러올 때, width만큼 저장할 수 있는 Buffer를 만들기 위해 예시와 같이 선언해도 문제가 없을까요? 배열의 크기가 너무 커서 이와 같은 경우는 또 다른 BRAM으로 처리해야만 하는지 궁금합니다.Ex) reg [7:0] Buffer [101:0]감사합니다.
- [[Assignment3] + filtering code question](https://www.isl-yonsei.ac/?kboard_content_redirect=84) - sobel filtering하는 것을 verilog 내에서 코드를 짜야하는걸까요?과정 1: PS에서 BRAM1에 write (Python - flatten을 통해 실행)2: BRAM1 data를 읽고, filtering을 한 이후, BRAM2에 write함. (*)3: block diagram 생성 후 bitstream 제작저는 이러한 과정으로 진행된다고 생각하는데 python_skeleton_code를 보면 아래와 같이 코드가 있어서 조금 헷갈리더라고요. 아래 코드는 테스트용이 맞을까요?그리고 sobel filtering을 Verilog를 통해 코드를 짜야하는게 맞나요?# this command
- [[Week 9] 보고서 제출 시 Code 첨부 질문 드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=83) - Week 9 보고서 및 앞으로 보고서 제출 시 Code 첨부를 하라고 하셨습니다..v파일 및 .pdf를 포함하여 .zip 폴더를 제출하는 것 외에, Google Drive Link 또는 Github Link를 첨부하여 Code를 제출해도 되는지 여쭤보고 싶습니다.감사합니다.김민성 드림
- [[Week 9] 보고서 작성 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=82) - 안녕하세요.이번 주차 보고서를 작성할 때 추가한 코드에 대한 부분만 작성하면 되는지 아니면 CSR 전체 코드에 대해 작성해야 하는지 궁금하여 질문 드립니다.감사합니다.
- [보고서 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=79)
- [practice9 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=78)
- [week9 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=77) - 안녕하세요. 지능형 시스템 설계 및 응용 과목 수강하는 2021142038 엄선명이라고 합니다.week9 과제 진행 중에 궁금한 부분이 생겨서 질문드렸습니다.sram1에 256개 데이터를 넣는 과정에서 값이 1부터가 아닌 193부터 들어가고 256까지 들어가고 난 다음엔 다시 193부터 들어가는 오류가 발생하는데 어떤 이유인지 몰라 질문을 남기게 되었습니다.감사합니다.
- [Corretion Notice for Assignment2](https://www.isl-yonsei.ac/?kboard_content_redirect=49) - After Monday's class, we corrected the code of testbench (tb) and tester.The correction involves setting the clock signal of the testbench to 100 MHz and adding a clock divider module to the tester. This ensures that both the DUT and the tester operate at 50 MHz.Please download the updated Version 3 skeleton code accordingly.We sincerely apologize for the inconvenience and appreciate your
- [Week2 실습과제에 대한 정정 안내드립니다. (Correction Notice for Week 2 Practice)](https://www.isl-yonsei.ac/?kboard_content_redirect=11)
- [Week9 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=76) - 안녕하세요 조교님. Week9에 Control Status Register 관련 질문드립니다. 1. 먼저, PL에서 done 신호를 받아서 slv_reg0의 LSB에 저장하는 동작에 대해 질문드립니다. 이 동작은 AXI를 따르지 않아도 되는 것으로 이해했는데 맞을까요?2. PS가 slv_reg1의 LSB에 start신호를 저장하면, 이를 1clk 뒤에 0으로 바꿔주는 동작을 이미지에 있는 코드 부분에 추가해야 한다고 이해했습니다. (edge detect는 코드 맨 뒷부분)만약 slv_reg1[0]을 바꾸는 동작을 추가하면 기존
- [week9 실습 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=74)
- [Week9 Synthesis 오류 관련 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=73)
- [Announcement for Week 9 Practice](https://www.isl-yonsei.ac/?kboard_content_redirect=72) - 안녕하세요, Week 9 Practice 자료 중 일부 오류가 확인되어 공지드립니다.착오를 드려 죄송하며, Practice에 수정 사항은 없지만 아래 내용을 확인해 주시기 바랍니다.memory_ctrlr.v 파일에서 SRAM enable signal의 타이밍 문제로 인해, practice에서 설명한 동작과 달리 출력 데이터가 1 cycle 밀리는 오류가 있었습니다.하지만 제공해드린 파이썬 스켈레톤 코드의 실행 결과와 answer_memory.npy는 동일한 값을 갖게끔 설계되어 있으므로 test pass/fail 여부는 정상적으로
- [week 9 python 코드 관련 문제: pip pynq install error](https://www.isl-yonsei.ac/?kboard_content_redirect=71) - import pynq가 "No module named pynq" 에러로 인해 실행이 되지 않았습니다.그래서 pip install pynq를 하니 위와 같은 에러가 발생합니다. 혹시 해결 방법이 있는지 여쭤보고 싶습니다. 감사합니다!
- [Addressing 관련 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=70)
- [Guidelines for Installing the PYNQ Board File in Xilinx Vivado](https://www.isl-yonsei.ac/?kboard_content_redirect=69)
- [레포트 제출 관련해서 질문 드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=68)
- [Assignment2 Implement 관련 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=65)
- [Assignment2 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=64)
- [Assignment_2 레포트 관련 질문 드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=62)
- [assignment2 질문입니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=61)
- [Please download python file for board implementation class (04/16)](https://www.isl-yonsei.ac/?kboard_content_redirect=60) - Please download attached python file!
- [assignment2 질문입니다](https://www.isl-yonsei.ac/?kboard_content_redirect=59)
- [assignment2 testbench 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=58)
- [Assignment 2 질문입니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=57)
- [Assignment2 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=56)
- [Assignment2 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=55)
- [Assignment_2 새파일 관련 질문 드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=52)
- [Assignment 2 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=54)
- [week6 linebuffer 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=53)
- [week6 보고서 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=46)
- [Assignment2 모듈 관련 질문드립니다](https://www.isl-yonsei.ac/?kboard_content_redirect=51) - 안녕하세요, Assignment2 모듈 관련 질문이 있어 문의드립니다.Assignment2 안내문에 다음과 같이 안내 되어있었습니다."You can verify your design by adding the 4 files in the sim folder as simulation source in the VIVADO project."테스트벤치 파일이 아닌 [negedge_detector], [reset_bridge], [tester_loopback] 파일을 "design source"가 아니라 "simulation source"로 추가하는 이유가 있는 것인지 궁금합니다.또한, board implementation 단계에서는 이 모듈들을 사용하면 안
- [Assignment2 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=50)
- [Question about Assignment 2](https://www.isl-yonsei.ac/?kboard_content_redirect=48)
- [과제 제출 문의](https://www.isl-yonsei.ac/?kboard_content_redirect=45)
- [6-1 zip 파일 오류 문의 드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=44) - zip파일 내부의 코드 파일들에 아무런 정보가 없다고 나옵니다. 파일에 문제가 있는지 확인 한번 부탁드립니다.
- [Core Output Register 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=42) - 안녕하세요 지능형시스템설계및응용을 수강하고 있는 2020142087 김민성입니다.다름이 아니라 강의안에 그림으로 설명되어 있는 Core Output Register가 왜 사용되는지 잘 모르겠어서 질문드립니다.제가 생각하기에 Long Routing Path의 문제점은 신호 지연 및 신호 세기 약화일 듯합니다.이때, FF을 추가하게 되면 신호 세기 약화 문제는 해결될 것 같지만, 신호 지연은 더 발생할 것 같다고 추측됩니다.위에 생각한 문제점 때문이 맞는지, 아니라면, 어떤 문제점
- [week5-2 추가질문입니다. (아래 질문)](https://www.isl-yonsei.ac/?kboard_content_redirect=41)
- [week5-2 practice 질문 드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=40)
- [week_5 tb_memory_ctrlr copy.v 파일 시뮬레이션 오류 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=39) - 안녕하세요런어스에 첨부해주신 테스트벤치 파일에 제 파일 경로를 작성하고 시뮬레이션을 돌려보았는데 init_memory는 정상적으로 파일을 불러오지만, answer_memory는 불러오지 못하고 있는 상황입니다. 어느 부분에서 문제가 발생했는지 알려주시면 감사드리겠습니다.아래는 저의 시뮬레이션 결과 사진과 테스트벤치 코드입니다.첨부해주신 테스트벤치 코드에서 파일 경로만을 수정하였습니다.i에 값이 할당되지 않는 이유를 모르겠습니다.`timescale 1ns / 1psmodule tb_memory_ctrlr(); reg clk; initial clk = 1'b0; always #5 clk
- [if - else 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=38)
- [assignment 1질문입니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=37)
- [Assignment_1 관련 질문 드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=36)
- [과제 제출 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=34)
- [3주차 레포트 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=33)
- [Assignment1 관련 질문 있습니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=31)
- [board implementation 결과 첨부 관련해서 궁금합니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=30)
- [3주차 레포트 관련 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=29)
- [3-2 과제 debouncer 적용 관련 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=26) - 3-2 코드를 구현할 때 debouncer를 사용하라고 pdf에 적혀 있어 3-1에서 btn에 debouncer를 적용하듯이 3-2의 스위치 신호에 debouncer를 적용하였는데 이렇게 되면 sw0,sw1 high가 유지 되지 않고 low 로 되어 state가 유지되지 않는 현상이 발견되었습니다.fsm_ctrl에서 sw0,sw1에 debouncer를 적용하지 않고 바로 적용하면 정상작동 하는 것을 확인하였습니다. sw 신호에 debouncer를 적용하지 않으면 어떤 신호에 적용해야 하나요?
- [3주차 과제 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=25)
- [(추가 질문)3주차 resetn 신호 및 switch debouncer 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=23)
- [3주차 과제질문](https://www.isl-yonsei.ac/?kboard_content_redirect=22)
- [3주차 과제 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=21)
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- [3-1 주차 Debouncer가 받는 CLK에 대하여 질문드립니다.](https://www.isl-yonsei.ac/?kboard_content_redirect=18) - 안녕하세요. 지능형시스템설계및응용을 수강하고 있는 2020142087 김민성입니다.다름이 아니라 3-1 주차 설계에서 Debouncer가 받는 CLK에 대하여 질문드립니다.강의안 8Page의 D_FF 2개와 AND 게이트 1개로 Debouncer를 설계할 시 Jitter가 제거된 Output신호는 CLK의 주기 동안만 High로 되는 것 같습니다.Debouncer가 분기된 CLK이 아니라 원래 100MHz의 CLK을 받게 되면 PUSHBUTTON입력신호가 매우 짧게(100MHz의 1주기동안) High로 유지될 듯 합니다.그 경우, 입력을 감지 시 100MHz보다 주기가
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- [[지능형 시스템 설계 및 응용] 2주차 레포트 관련 질문](https://www.isl-yonsei.ac/?kboard_content_redirect=8) - 안녕하세요 이번학기 교수님의 지능형 시스템 설계 및 응용 수업 수강중인 2021142222 주형우 입니다.다름이 아니라 이번 레포트 작성에 몇가지 질문이 있습니다.1. 레포트의 분량은 어느 정도로 작성하면 좋을까요?2. 첨부해주신 테스트벤치 파일에서 Gate_Y와 Verilog_Y에는 각각 nand_gate를 이용하여 값을 할당, (case 혹은 if 문법)을 이용하여 할당 하여, ppt 52 페이지와 완벽히 동일한 회로로 구현하는 것으로 이해되는데 제가 잘 이해한 것이 맞을까요?3. Discussion에는
- [Question about week 2 report](https://www.isl-yonsei.ac/?kboard_content_redirect=7)
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- [Congratulations! Ms Bokyoung Seo’s Paper is accepted to ESSERC 2026](https://www.isl-yonsei.ac/news-posts/congratulations-ms-bokyoung-seos-paper-is-accepted-to-esserc-2026/)
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- [Sunhong's paper is highlighted by IEEE Transactions on VLSI Systems (TVLSI)!](https://www.isl-yonsei.ac/news-posts/sunhongs-paper-is-highlighted-to-tvlsi/) - Congratulations! Sunhong's paper "CINELL: An Energy-Efficient Compute-In/Near-Memory eDRAM Processor for Sparse Transformer-Based Large Language Models" is highlighted by IEEE Transactions on VLSI Systems (TVLSI)! This paper introduces CINELL, a compute-in/near-memory eDRAM processor designed to tackle the heavy computation and memory bandwidth demands of transformer-based LLMs. With attention block fusion, a CINM architecture, and compute-in-memory acceleration,
- [Dongwook's paper is highlighted by IEEE Transactions on Circuits and Systems I (TCAS-I)!](https://www.isl-yonsei.ac/news-posts/dongwooks-paper-is-highlighted-to-ieee-transactions-on-circuits-and-systems-i-tcas-i/) - Congratulations! Dongwook's paper “A Multibit ReRAM Computing-in-Memory Processor With Adaptive Decision Level Nonlinear ADC for Ultra-Low-Energy Keyword Spotting in Mobile Devices” is highlighted by IEEE Transactions on Circuits and Systems I (TCAS-I)! You can watch Dongwook's Presentation Video here.
- [Congratulations! Hoichang Jeong and Seungbin Kim's paper is accepted to IEEE Journal of Solid-State Circuits!](https://www.isl-yonsei.ac/news-posts/congratulations-hoichang-jeong-and-seungbin-kims-paper-is-accepted-to-ieee-journal-of-solid-state-circuits/) - Congratulations! Hoichang Jeong and Seungbin Kim's paper is accepted to IEEE Journal of Solid-State Circuits. (equal contribution) In this paper, we propose a sparsity-aware analog–digital hybrid eDRAM computing-in-memory (CIM) processor for energy-efficient deep neural network (DNN) acceleration, addressing key efficiency limitations of prior CIM architectures. The design integrates input activation grouping convolution, a hybrid-CIM macro
- [Congratulations! Jueun received the IEEE Solid-State Circuits Society (SSCS) Predoctoral Achievement Award!](https://www.isl-yonsei.ac/news-posts/congratulations-jueun-received-the-ieee-solid-state-circuits-society-sscs-predoctoral-achievement-award/) - Mr. Jueun Jung (Ph.D. student) of ISL, has received the IEEE Solid-State Circuits Society (SSCS) Predoctoral Achievement Award. The award recognizes a small number of exceptional Ph.D. students worldwide based on academic excellence, research promise, quality of publications, and alignment with the mission of the IEEE SSCS.
- [Hoichang Jeong's paper is published to JSSC!](https://www.isl-yonsei.ac/news-posts/hoichang-jeongs-paper-is-published-to-jssc/) - Hoichang Jeong’s Paper “HYTEC: Compact and Energy-Efficient Analog-Digital Hybrid CIM With Transpose Ternary eDRAM” is accepted to JSSC 2025
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